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封裝可靠性與失效分析(下)

來(lái)源:可靠性技術(shù)交流        編輯:小月亮    2020-07-16 16:22:55     加入收藏

表面貼裝元器件的發(fā)展導(dǎo)致了安裝方式從通孔插裝到表面貼裝的變化。相應(yīng)的元器件封裝形式也發(fā)生了變化。

  表面貼裝元器件的發(fā)展導(dǎo)致了安裝方式從通孔插裝到表面貼裝的變化。相應(yīng)的元器件封裝形式也發(fā)生了變化。

  No.4

  To封裝

  To封裝最初被用作上面有厚膜電阻、電容、芯片-線焊半導(dǎo)體器件的多層陶瓷基板的封裝外殼。To99是低矮款式的To5封裝,其常用于封裝中等復(fù)雜程度的單層基片電路。

  To形式的封裝成本最低,且封裝合格率較好,在半導(dǎo)體工業(yè)界曾廣泛使用。

  No.5

  DIP封裝

  (dual in-line package,雙列直插封裝)

  上世紀(jì)70年代開始流行DIP,其針腳分布于兩側(cè),且呈直線平行布置,直插入印制線路板,以實(shí)現(xiàn)機(jī)械固定和電氣連接。

  a.DIP封裝比To封裝易于對(duì)基板布線,操作方便

  b.DIP引腳數(shù)一般不超過(guò)100個(gè)

  c.DIP封裝結(jié)構(gòu)形式有:多層陶瓷雙列直插式DIP,單層陶瓷雙列直插式DIP,引線框架式DIP等。

  衡量芯片封裝技術(shù)先進(jìn)與否的一個(gè)重要指標(biāo)是芯片面

  積與封裝面積之比,這個(gè)比值越接近1越好。

  d.以采用40根I/O引腳塑料包封雙列直插式(PDIP)的CPU為例,芯片面積/封裝面積=1:86。所以,這種封裝效率很低,占去了很多有效安裝面積。

  e. 很多中小規(guī)模集成電路采用這種封裝形式,現(xiàn)在一些主板的BIOS芯片還采取這種封裝形式。Intel公司在這段時(shí)間推出的CPU如8086,80286都采用PDIP封裝。

  No.6

  PGA (Pin grid array package)

  (針柵陣列插入式封裝)

  此封裝形式是在DIP的基礎(chǔ)上,為適應(yīng)高速度、多針腳化(提高端子密度)而出現(xiàn)的。針腳不是單排或雙排,而是在整個(gè)平面呈柵陣排布。

  a. 與DIP相比,在不增加針腳間距的情況下,可以按近似平方的關(guān)系提高針腳數(shù)。若采用導(dǎo)熱性良好的陶瓷基板,還可以適應(yīng)高速度、大功率器件的要求。

  b. 這種封裝具有向外伸出的針腳,一般采用插入式實(shí)裝而不宜采用表面實(shí)裝,采用陶瓷基板,價(jià)格相對(duì)較高。

  No.7

  芯片載體封裝

  上世紀(jì)80年代出現(xiàn)了芯片載體封裝,其中有陶瓷無(wú)引線芯片載體LCCC(Leadless ceramic chip carrier),塑料無(wú)引線芯片載體PLCC(Plastic Leadless Chip Carrier),小尺寸封裝SOP(Small Outline Package),塑料四邊扁平封裝PQFP(Plastic Quad Flat Package)等。

  a. 芯片載體封裝適合用表面安裝技術(shù)在基板上安裝布線。

  b. 封裝外形尺寸小,寄生參數(shù)小,可靠性進(jìn)一步提高,適合高頻應(yīng)用。

  c.以208根I/O引腳的QFP封裝的CPU為例,外形尺寸28mm*28mm,芯片尺寸10mm*10mm,則芯片面積/封裝面積=1:7.8。

  d. 在此期間,Intel公司的CPU如80386就采用塑料四邊引出扁平封裝PQFP

  QFP由SOP發(fā)展而來(lái),其外形呈扁平狀,鳥翼形引線端子的一端由PKG的四個(gè)側(cè)面引出,另一端沿四邊布置在同一平面上。由QFP派生出LCCC、PLCC以及TCP等。

  e.QFP實(shí)裝在基板上不是靠針腳插入通孔中,而是采用SMT方式,即通過(guò)焊料等粘附在基板表面相應(yīng)的電路圖形上。因此,基板兩面可以形成不同的電路,采用整體回流焊等方式使兩面上搭載的全部元器件一次鍵合完成,便于自動(dòng)化操作,可靠性也有保證,是目前最常采用的PKG形式。

  f. 由于QFP的引線端子四周邊布置,且伸出PKG之外,若引線間距過(guò)窄,引線過(guò)細(xì),則端子更為柔嫩,難免制造及實(shí)裝過(guò)程中造成變形。當(dāng)端子數(shù)超過(guò)幾百個(gè),端子間距等于或小于0.3mm時(shí),要精確的搭載在電路圖形上并與其它元件一起采用再流焊一次完成,難度極大,需采用專用搭載機(jī),致使封裝價(jià)格劇增。

  No.8

  BGA(ball grid array,球柵陣列封裝)

  上世紀(jì)90年代,隨著集成技術(shù)的進(jìn)步,LSI、VLSI、ULSI相繼出現(xiàn),硅單芯片集成度不斷提高,I/O引腳數(shù)急劇增大,功耗隨之增大,對(duì)集成電路封裝要求更加嚴(yán)格。

  BGA最早由摩托羅拉公司開發(fā),曾稱為bump grid array.它實(shí)際是在PGA和QFP的基礎(chǔ)上發(fā)展而來(lái):取前者端子平面陣列布置,將插入式的針腳改換成鍵合用的微球;取后者可采用SMT等由一次回流焊完成實(shí)裝等優(yōu)點(diǎn)。

  目前,從形式上看BGA主要有下面幾種類型:

  PBGA(Plastic ball grid array),以印制線路板為封裝基板的BGA;

  CBGA(Ceramic ball grid array),以陶瓷基板為封裝基板的BGA;

  TBGA(Tape ball grid array),帶載BGA;

  SBGA(Super ball grid array),以覆銅基板為封裝基板的BGA。

  最早開發(fā)并推廣應(yīng)用的BGA形式為PBGA。所謂PBGA是把PGA的針腳端子變成便于表面實(shí)裝的球形端子,封裝基板不采用高價(jià)的陶瓷,而采用價(jià)格便宜、跟印制電路板相同的、加入玻璃纖維的環(huán)氧樹脂基板,芯片電極與封裝基板布線的連接一般采用WB方式,BGA與實(shí)裝基板的連接采用回流焊的方式。

  按封裝基板的層數(shù),PBGA又有單層和多層之分,后者有EBGA(enhanced BGA)、ABGA(advanced BGA)等之分,但結(jié)構(gòu)大同小異,芯片采用電極面朝下方式,芯片背面粘附散熱板,有利于高頻信號(hào)的傳輸,熱阻小,基板及封裝設(shè)計(jì)的自由度大。

  第二種BGA形式為TBGA,它可以進(jìn)一步的實(shí)現(xiàn)多端子化和小型化。它采用便于封裝基板布線圖形微細(xì)化及半導(dǎo)體芯片鍵合焊盤微細(xì)化的TCP(TAB)技術(shù)。TBGA具有薄型,低熱阻,有利于高頻信號(hào)傳輸,便于更精細(xì)布線,適合多端子封裝等優(yōu)點(diǎn)。

  還有一種BGA形式為FCBGA(flip chip BGA),即倒裝芯片BGA,主要適應(yīng)1000引腳以上的多端子封裝。

  a. BGA的I/O引腳雖然繼續(xù)增多(400引腳以上并不困難),但引腳間距大于QFP,提高了組裝成品率;

  b. BGA厚度比QFP減少1/2以上,重量輕3/4以上;

  c. 寄生參數(shù)小,信號(hào)傳輸延遲小,使用頻率大大提高;

  d. 現(xiàn)在的BGA,從技術(shù)上看正向兩級(jí)化領(lǐng)域發(fā)展,一極以滿足多功能、高性能的電子設(shè)備為主要目標(biāo),以多引腳、高速化為其主要特征;另一極以滿足多功能、小型化、便攜式的電子設(shè)備為主要目標(biāo),以小型化為其主要特征。

  e. 仍與QFP一樣,BGA占用基板面積還是較大;Tessera公司在BGA基礎(chǔ)上做了改進(jìn),研制出一種         封裝技術(shù),芯片面積/封裝面積=1:4。

  BGA一經(jīng)出現(xiàn),便成為CPU,南北橋芯片封裝的最佳選擇。典型的如PentiumⅡ采用陶瓷球柵陣列封裝CBGA,并在外殼上安裝微型排風(fēng)扇散熱,從而達(dá)到電路的可靠穩(wěn)定工作。

  開發(fā)BGA最早,最積極的是美國(guó)的公司。日本一些大公司曾想依靠其高超的操作技能固守QFP不放,但由于BGA具有與電路圖形自對(duì)準(zhǔn)功能、所占實(shí)裝面積小、對(duì)端子間距要求不苛刻、便于實(shí)現(xiàn)高密度封裝等優(yōu)點(diǎn),日本各大電子公司后起直追,投入相當(dāng)大力量開發(fā)各種類型的BGA。由于CSP的開發(fā)成功,日本在超小型封裝方面后來(lái)居上。

  雖然BGA封裝價(jià)格比QFP高,但由于實(shí)裝可靠(日本微機(jī)廠商主板中采用的200端子PBGA,實(shí)裝不合格率僅為百萬(wàn)分之六),因?qū)嵮b不良造成的返修價(jià)格幾乎為零,按總的封裝價(jià)格相比,BGA占優(yōu)勢(shì)。

  No.9

  CSP

  (chip size package,芯片尺寸封裝)

  CSP具有各種各樣的結(jié)構(gòu),并不是一種新的封裝類型。但CSP應(yīng)具有下述特征:

  1) CSP就是與芯片尺寸等同或略大的封裝的總稱。

  2) 就封裝形式而論,屬于已有封裝形式的派生品,因此可  以按現(xiàn)有封裝形式來(lái)分類,如BGA型,LGA型,SON型等。

  3) 從1996年起,CSP逐漸向便攜式信息電子設(shè)備推廣,其標(biāo)準(zhǔn)化、一次回流焊特性及價(jià)格等與QFP不相上下。

  4) 目前的CSP,不僅從外觀,而且從內(nèi)部連接方式上都有多種不同結(jié)構(gòu)。各大電子公司為了在包括低檔產(chǎn)品在內(nèi)的一般便攜式信息設(shè)備中實(shí)現(xiàn)超高密度化,都在積極開發(fā)極限超小型封裝,CSP發(fā)展極為迅速,各種新型的CSP結(jié)構(gòu)會(huì)不斷出現(xiàn)。

  關(guān)于CSP的類型,日本電子機(jī)械工業(yè)協(xié)會(huì)(EIAJ)打算按CSP外形分為平面陣列端子型和周邊布置端子型兩大類。

  在平面陣列端子型CSP中,目前世界上開發(fā)、應(yīng)用最廣泛的是FBGA或稱FLGA。EIAJ正在對(duì)端子間距小于0.8mm,外形尺寸4~21mm的這種超小型封裝進(jìn)行標(biāo)準(zhǔn)化。

  CSP封裝現(xiàn)已用于內(nèi)存條和便攜電子產(chǎn)品,如數(shù)字電視、手機(jī)芯片、藍(lán)牙等新型產(chǎn)品中。

  HIC失效類型及原因

  為了生產(chǎn)可靠的混合微電路且具有高的成品率,對(duì)發(fā)生的任何失效都必須進(jìn)行分析,找出原因,進(jìn)行工藝改進(jìn),防止失效再次發(fā)生。

  混合微電路中的失效可以歸結(jié)為以下六類原因中的一個(gè)或多個(gè):器件、線焊、芯片貼裝、基片、封裝、玷污。

  由美國(guó)羅姆航空發(fā)展中心搜集的數(shù)據(jù)表明,有缺陷的有源器件、邊緣質(zhì)量的線焊和玷污是造成失效的主要原因。

  金屬互連電遷移可靠性問(wèn)題研究

  電遷移現(xiàn)象是由于在電流作用下金屬中的原子定向遷移所致,是金屬互連中的原子受到運(yùn)動(dòng)電子作用引起的物質(zhì)輸運(yùn)現(xiàn)象。

圖1 電遷移作用下金屬原子受力圖

  SEM下Al電遷移損傷形貌

  產(chǎn)生電遷移失效的內(nèi)因,是薄膜導(dǎo)體內(nèi)結(jié)構(gòu)的非均勻性,外因是電流密度。

  由電遷移而引起的鋁導(dǎo)體的平均失效時(shí)間由black方程預(yù)測(cè):

  A為比例常數(shù),J是電流密度,n是電流密度指數(shù),EA是電遷移失效活化能。

  電遷移傳統(tǒng)表征參量:

  1)1968年,Rosenberg和Berenbau首次提出通過(guò)電阻測(cè)量研究電遷移過(guò)程 。

  優(yōu)點(diǎn):方法簡(jiǎn)單,直觀明了。

  缺點(diǎn):需要較強(qiáng)的應(yīng)力與較長(zhǎng)的應(yīng)力作  用時(shí)間;實(shí)驗(yàn)對(duì)樣品具有不可逆的破壞性;電阻測(cè)量對(duì)溫度控制要求較高。

  2)1976年,Celasce等人提出可通過(guò)噪聲測(cè)量來(lái)研究電遷移 。

  Simoen等人通過(guò)老化試驗(yàn)得出經(jīng)驗(yàn)公式:

  其中,TTF為樣品失效時(shí)間;為與電遷移相關(guān)的    1/f²噪聲電壓的均方值。

  Feng等人指出1/fT噪聲與互連的普適電導(dǎo)波動(dòng)(universal conductance fluctuation)密切相關(guān) 。

  Satoshi等人認(rèn)為    噪聲對(duì)溫度的反應(yīng)比電阻更加敏感,他們測(cè)得鋁互連中    噪聲與溫度的關(guān)系,最低已可測(cè)至11k的溫度 。

  Cottle等人指出   噪聲與電遷移關(guān)系密切,激活能值的不同反映了不同的電遷移機(jī)制 。

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(1)

  電遷移空位聚集階段的電阻變化

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(2)

  電遷移空位聚集階段的噪聲變化

  相關(guān)積分的定義如下 :設(shè)有時(shí)間序列為x1,x2,x3......xn測(cè)量時(shí)間

  通過(guò)時(shí)間延遲,定義一個(gè)維數(shù)為m的嵌入空間的矢量:

  那么相關(guān)積分表示為:

  不難看出相關(guān)積分是在嵌入空間統(tǒng)計(jì)所有相互之間距離小于r的點(diǎn)的個(gè)數(shù)。

  相關(guān)積分C(r)和r有如下冪函數(shù)的關(guān)系:

  對(duì)于確定性信號(hào),冪指數(shù)V(m)隨m的增加而趨于一個(gè)穩(wěn)定值,這個(gè)值與m無(wú)關(guān);

  對(duì)于隨機(jī)信號(hào),冪指數(shù)V(m)值將隨m值變化不會(huì)達(dá)到飽和,而有V(m)~m成正比關(guān)系 。

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(3)

  電遷移空位聚集階段的相關(guān)積分變化

  電遷移空位聚集階段失效機(jī)理分析

  ——晶界處空位濃度隨時(shí)間線性增加。

  ——空位濃度調(diào)制空位對(duì)電子的散射幾率

  ——空位濃度調(diào)制電子的遷移率

  電遷移前期的電流噪聲是大量空位隨機(jī)散射過(guò)程產(chǎn)生的。

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(4)

  空洞成核階段的電阻變化

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(5)

  空洞成核階段的相關(guān)積分變化

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(6)

  空洞成核階段失效機(jī)理分析

  自由體積模型——

  相關(guān)積分結(jié)果顯示信號(hào)具有確定性

  空洞尺寸與介觀混沌腔尺寸同為微米量級(jí)

  空洞與混沌腔進(jìn)行類比

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(7)

  空洞成核階段的失效機(jī)理分析

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(9)

  電遷移相關(guān)維數(shù)

  重構(gòu)電遷移動(dòng)力系統(tǒng)的空間維數(shù)最少為3維。

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(10)

  蝴蝶效應(yīng)

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(11)

  決定論性混沌的起源:

  不是內(nèi)在隨機(jī)力,不是外在噪聲源,不是無(wú)窮大自由度相互作用,不是量子力學(xué)不確定性。而是非線性系統(tǒng)對(duì)于初始條件的敏感依賴性。

  什么是決定論性混沌?

  △ 決定論性規(guī)律所產(chǎn)生的隨機(jī)行為

  △ 簡(jiǎn)單的(非線性)規(guī)律反復(fù)作用后形成的不可預(yù)測(cè)結(jié)果。

  △ 決定論性是指經(jīng)典軌道的存在性和唯一性。隨機(jī)性是指混沌軌道與擲錢幣一類隨機(jī)過(guò)程完全對(duì)應(yīng)。

  △ 并不自相矛盾:在宏觀尺度上,我們的確生活在既是決定論性的又是隨機(jī)性的世界中。

  老化實(shí)驗(yàn)結(jié)果分析及機(jī)理探討(12)

  電遷移信號(hào)相圖

 

金鑒顯微光分布測(cè)試系統(tǒng)

 

 

金鑒顯微熱分布測(cè)試系統(tǒng)

 

 

 

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